掲載種別：研究論文（研究会，シンポジウム資料等）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

添付ファイル： ITC-Asia2024_cameraready0627.pdf

DOI： 10.1109/itc-asia62534.2024.10661324

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

添付ファイル： ITC-CSCC_2024_CameraReady_v2.pdf

DOI： 10.1109/itc-cscc62988.2024.10628398

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：日本語   掲載種別：研究論文（学術雑誌）  

DOI： 10.11486/ejisso.28.0_231

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記述言語：英語   掲載種別：研究論文（学術雑誌）  

DOI： 10.1109/TDMR.2024.3386954

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記述言語：日本語   出版者・発行元：一般社団法人エレクトロニクス実装学会  

DOI： 10.5104/jiep.27.169

CiNii Research

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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担当区分：筆頭著者,　責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

添付ファイル： P15_France_SAS_JTAG_Security for DFT2023_camera ready_final_final - コピー.pdf

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（学術雑誌）  

添付ファイル： P2_e107-d_1_60 (2).pdf

DOI： 10.1587/transinf.2023EDP7101

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記述言語：英語   掲載種別：研究論文（学術雑誌）  

DOI： 10.1145/3610295

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

DOI： 10.1109/ITC-CSCC58803.2023.10212844

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担当区分：筆頭著者,　責任著者   記述言語：英語   掲載種別：研究論文（学術雑誌）   出版者・発行元：Association for Computing Machinery (ACM)  

Under the functional safety standard ISO26262, automotive systems require testing in the field, such as the power-on self-test (POST). Unlike the production test, the POST requires reducing the test application time to meet the indispensable test quality (e.g., >90% of latent fault metric) of ISO26262. This article proposes a test point insertion technique for multi-cycle power-on self-test to reduce the test application time under the indispensable test quality. The main difference to the existing test point insertion techniques is to solve the fault masking problem and the fault detection degradation problem under the multi-cycle test. We also present the method to identify a user-specified amount of test points that could achieve the most scan-in pattern reduction for attaining a target test coverage. The experimental results on ISCAS89 and ITC99 benchmarks show 24.4X pattern reduction on average to achieve 90% stuck-at fault coverage confirming the effectiveness of the proposed method.

添付ファイル： P4_ACM3563552.pdf

DOI： 10.1145/3563552

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

添付ファイル： P17_ITCCSCC2023_submission_final.pdf

DOI： 10.1109/ITC-CSCC58803.2023.10212888

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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その他リンク： https://dblp.uni-trier.de/rec/conf/apnoms/2023

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：日本語   掲載種別：研究論文（研究会，シンポジウム資料等）  

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担当区分：筆頭著者,　責任著者   記述言語：日本語   出版者・発行元：一般社団法人エレクトロニクス実装学会  

DOI： 10.5104/jiep.24.668

CiNii Research

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（研究会，シンポジウム資料等）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE  

Use of a fault dictionary is an effective and efficient method for deducing candidate faults during fault diagnosis process. It contains output responses for every test pattern and every target fault, and therefore the size of the fault dictionary for large LSIs tends to be very large. This paper proposes methods for compacting a fault dictionary without loss of diagnosis ability. We assume that output responses are compacted by an XOR tree compactor, and we investigate how we make the groups of primary outputs for which values are compacted by XOR operation. The methods introduce measures that are based on the number of distinguished fault pairs and the number of detecting test patterns. The effectiveness of the proposed methods is demonstrated by conducting experiments on a number of benchmark circuits.

DOI： 10.1109/itc-cscc52171.2021.9501474

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE  

MRLD (TM) is a new type of reconfigurable device constructed by general SRAM array (multiple-LUTs) which has the advantages including small delay, low power and low production cost. It is therefore a promising alternative device for Artificial Intelligence applications such as neural networks (NNs). However, implementing a traditional NNs with fully connected NNs is a hard task due to the special interconnection structure of SRAM array (the multiple look-up tables: MLUTs) in MRLD. In this paper, we suggest a LUT-based neuron model to realize neuron functions by writing truth table in SRAM array, and propose a novel neural network structure named MNN (MRLD-based Neural Network) to adapt the special connection structure of MLUTs for implementing a NNs application into MRLD. To evaluate the effectiveness of MNN, we perform the experiments by training MNN with the MNIST dataset. The experimental results show that the MNN can get almost the same accuracy and loss for MNIST data recognition compared to a fully connected NN.

DOI： 10.1109/itc-cscc52171.2021.9501454

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（学術雑誌）   出版者・発行元：Institute of Electronics, Information and Communications Engineers (IEICE)  

Multi-cycle Test looks promising a way to reduce the test application time of POST (Power-on Self-Test) for achieving a targeted high fault coverage specified by ISO26262 for testing automotive devices. In this paper, we first analyze the mechanism of Stuck-at Fault Detection Degradation problem in multi-cycle test. Based on the result of our analysis we propose a novel solution named FF-Control Point Insertion technique (FF-CPI) to achieve the reduction of scan-in patterns by multi-cycle test. The FF-CPI technique modifies the captured values of scan Flip-Flops (FFs) during capture operation by directly reversing the value of partial FFs or loading random vectors. The FF-CPI technique enhances the number of detectable stuck-at faults under the capture patterns. The experimental results of ISCAS89 and ITC99 benchmarks validated the effectiveness of FF-CPI technique in scan-in pattern reduction for POST.

DOI： 10.1587/transinf.2019EDP7235

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

DOI： 10.1109/ITC-CSCC.2019.8793429

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

DOI： 10.1109/ITC-CSCC.2019.8793328

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

DOI： 10.1109/ATS.2018.00017

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その他リンク： https://dblp.uni-trier.de/db/conf/ats/ats2018.html#OshimaKWSK18

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（学術雑誌）   出版者・発行元：IEEE Computer Society  

DOI： 10.1109/MDAT.2018.2799801

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE Computer Society  

Recently, reconfigurable devices are gaining increased attention for the development of IoT, Automotive and AI system. A new type of fine-grained reconfigurable device named MRLD (Memory Based Reconfigurable Logic Device) has been proposed which is constructed by general SRAMs without any programmable interconnect resources. It should be a promising alternative to FPGA with the benefits of low production cost, low power and small delay. In this paper, we overview the architecture and the operation principle of MRLD. We also propose a test strategy and algorithms of pattern generation for the interconnect defects referred to stuck-at and bridge faults under MRLD. Experimental results confirmed the effectiveness of the proposed test method.

DOI： 10.1109/ATS.2017.16

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その他リンク： https://dblp.uni-trier.de/db/conf/ats/ats2017.html#WangHTSKS17

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE  

Multi-cycle Test applies more than one capture cycles during the capture operation which is a promising way to reduce the test volume of Logic-BIST (Logic Built-in Self-Test) based POST (Power-on Self-Test) for achieving high fault coverage. However, the randomness loss of the capture patterns due to the large number of capture cycles obstructs the further improvement of fault coverage and pattern reduction. In this paper, we propose a novel approach to control the capture patterns by modifying the captured values of scan Flip-Flops (FFs) during capture operation to enhance the test quality of the capture patterns. In the approach, we insert FF-Control circuits between the scan FFs and the combinational circuit to improve the randomness of the capture patterns by loading toggle vectors/pseudo-random vectors. The experimental results of ISCAS89 and ITC99 benchmarks validated the effectiveness of the proposed methods in fault coverage improvement and random pattern reduction for Logic-BIST.

DOI： 10.1109/ATS.2018.00038

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE  

To attain the requirement of ISO26262 standard, the POST for automotive MCU needs to achieve high Latent Fault (LF) metric (>90% for ASIL D) within limited test application time (TAT). In this paper, we propose a new DFT technique named Fault-Detection-Strengthened (FDS) method to enhance the effect of test pattern reduction of the multi-cycle test for shortening the TAT of POST, and develop an original in-house tool named FVP-TPI (Fault Vanishing Point-TPI) to implement the FDS method to automotive MCU. The evaluation results on a latest commercial automotive MCU (62M gates) confirm the effectiveness (test volume compaction) and the practicability (smaller hardware overhead, shorter period of DFT) of the method.

DOI： 10.1109/ETS.2018.8400707

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（学術雑誌）  

DOI： 10.1109/TETC.2017.2767070

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記述言語：英語   掲載種別：研究論文（学術雑誌）   出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE  

In this paper, we propose a method to diagnose a bridging fault between a clock line and a gate signal line. Assuming that scan based flush tests are applied, we perform fault simulation to deduce candidate faults. By analyzing fault behavior, it is revealed that faulty clock waveforms depend on the timing of the signal transition on a gate signal line which is bridged. In the fault simulation, a backward sensitized path tracing approach is introduced to calculate the timing of signal transitions. Experimental results show that the proposed method deduces candidate faults more accurately than our previous method.

DOI： 10.1587/transinf.2016EDL8210

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE Computer Society  

High power dissipation during scan-based logic BIST is a crucial problem that leads to over-testing. Although controlling test power of a circuit under test (CUT) to an appropriate level is strongly required, it is not easy to control test power in BIST. This paper proposes a novel power controlling method to control the toggle rate of the patterns to an arbitrary level by modifying pseudo random patterns generated by a TPG (Test Pattern Generator) of logic BIST. While many approaches have been proposed to control the toggle rate of the patterns, the proposed approach can provide higher fault coverage. Experimental results show that the proposed approach can control toggle rates to a predetermined target level and modified patterns can achieve high fault coverage without increasing test time.

DOI： 10.1109/ATS.2016.59

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その他リンク： https://dblp.uni-trier.de/db/conf/ats/ats2016.html#KatoWSKW16

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE  

BIST based field testing is a promising way to guarantee the functional safety of intelligent and autonomous systems. To improve the fault coverage with less random patterns for BIST, sequentially observing some flip-flops(FFs) during multi-cycle test is useful. In this paper, we propose the methodology for selecting the Fault-Detection-Strengthened FFs in multi-cycle test by evaluating the structure of a circuit. The experimental results of ITC99 benchmarks and a real Electronic Control Unit (ECU) circuit show the effectiveness of the proposed methods in fault coverage improvement and random pattern reduction.

DOI： 10.1109/ATS.2016.40

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その他リンク： https://dblp.uni-trier.de/db/conf/ats/ats2016.html#WangAHHTIM16

記述言語：英語   掲載種別：研究論文（学術雑誌）   出版者・発行元：Information Processing Society of Japan  

For the purpose of analyzing the cause of delay in modern digital circuits, efficient diagnosis methods for delay faults need to be developed. This paper presents diagnosis methods for gate delay faults by using a fault dictionary approach. Although a fault dictionary is created by fault simulation and for a specific amount of delay, the proposed method using it can deduce candidate faults successfully even when the amount of delay in a circuit under diagnosis is different from that of the delay assumed during the fault simulation. In this paper, we target diagnosing the presence of single gate delay faults and double gate delay faults. Experimental results for benchmark circuits demonstrate the effectiveness of the proposed methods.

DOI： 10.2197/ipsjtsldm.9.13

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記述言語：英語   掲載種別：研究論文（学術雑誌）   出版者・発行元：American Scientific Publishers  

High power dissipation in scan-based Logic-BIST testing is a vital issue. Low power approaches to handle all power problems of Logic-BIST have been proposed in our prior works, in which the toggle rate (switching activity) during the test operation (scan and capture) is well controlled. While significant reduction of the toggle rate has been confirmed, the amount of power reduction on a real chip is not known yet. In this paper, we implement the low power approaches on a Test Element Group (TEG) chip to investigate the physical effects of the low power scheme on a real chip in terms of current dissipation, voltage-drop and delay variations. Experimental results confirm the effectiveness of the low power scheme and show strong correlation between the simulated toggle rate and the measured (current, voltage-drop and delay variation) values. They show that the simulated toggle rate can be used as a good indicator of test power in test generation or design. The measured results of the actual power reduction caused by the toggle rate reduction should be valuable references to the low power test design.

DOI： 10.1166/jolpe.2015.1410

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記述言語：英語   掲載種別：論文集(書籍)内論文   出版者・発行元：Springer International Publishing  

Since the 3D integrated circuit (3D-IC) consists of several dies that are connected by the huge number of through-silicon vias (TSVs), the yield of a 3D-IC makes an impact on the chip cost. Therefore, development of testing technology for 3D-IC becomes essential for reducing the manufacturing cost of 3D-IC. In this chapter, we describe the testing technologies for 3D-IC. In Sect. 8.1, we marshal the issues that must be handled in the 3D-IC testing. From Sects. 8.2 to 8.4, we introduce the outlining of the proposed 3D-IC testing technologies in so far. From Sects. 8.5 to 8.7, we provide the 3D-IC testing technologies that are proposed by our research group in Japan.

DOI： 10.1007/978-3-319-18675-7_8

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

CiNii Research

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE  

It is very difficult, if not impossible, to design hazard free circuits in view of substantial delay uncertainties of gates and interconnects implemented in submicron technologies. In this paper, we propose diagnosis methods for gate delay faults for such circuits. The fault simulation method employed by us uses eight values and calculates logic values as well as earliest transition times and latest transition times. It can deal with hazard signals more accurately than conventional methods. The proposed method uses a fault dictionary to deduce candidate faults which sufficiently explain the output responses of a circuit under diagnosis.

DOI： 10.1109/ISVLSI.2015.67

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その他リンク： http://doi.ieeecomputersociety.org/10.1109/ISVLSI.2015.67

記述言語：英語   掲載種別：学位論文（博士）  

Advances in semiconductor process technology have resulted in various aging issues in field operation of Very Large Scale Integration (VLSI) circuits. For example, HCI (Hot carrier injection), BTI (Bias Temperature Instability), TDDB (Time Dependent Dielectric Breakdown) are well-known aging phenomena, and they can increase the circuit delay resulting in serious reliability problems. In order to avoid system failures caused by aging, recent design usually sets a certain timing margin in operational frequency of the circuit. However, it is difficult to determine the size of the proper timing margin because of the difficulty of prediction of its aging speed in actual use that is related to operational environment. Pessimistic prediction may result in performance sacrificing although it will improve the reliability of the system. BIST-based field test is a promising way to guarantee the reliability of the circuit through detecting the aging-induced faults during the circuit operation. However, the field test has a limitation on test application time, which makes it difficult to achieve high test quality. Therefore an effective test application method at field is required. In addition to the requirement of short test application time, the BIST-based field test requires performing at-speed testing in order to detect timing-related defects. However, it is well known that power dissipation during testing is much higher than that in normal circuit operation. Because excessive power dissipation causes higher IR-drop and higher temperature, it results in delay increase during testing, and in turn, causing false at-speed testing and yield loss. While many low power test methods have been proposed to tackle the test power issue, inadequate test power reduction and lower fault coverage still remain as important issues. Moreover, low power testing that just focuses on power reduction is insufficient. When the test power is reduced to a very low level, a timing-related defect may be missed by the test, and a defective circuit will appear to be a good part passing the test. Therefore, appropriate test power control is necessary though it was out of considering in the existing methods. In this dissertation, we first proposed a new test application to satisfy the limitation of short test application time for BIST-based field test, and then we proposed a new low power BIST scheme that focuses on controlling the test power to a specified value for improving the field test quality. In chapter 3, a new field test application method named “rotating test” is presented in which a set of generated test patterns to detect aging-induced faults is partitioned into several subsets, and apply each subset in one test session at field. In order to maximize the test quality for rotating test, we proposed test partitioning methods that refer to two items: First one aims at maximizing fault coverage of each subset obtained by partitioning. Second one aims at minimizing the detection time interval of all faults in rotating test to avoid system failures. Experimental results demonstrated the effectiveness of the proposed partitioning methods. In chapter 4, we proposed a new low power BIST scheme which can control the scan-in power, scan-out power and capture power while keeping test coverage at high level. In this scheme, a new circuit called pseudo low-pass filter (PLPF) is developed for scan-in power control, and a multi-cycle capture test technique is employed to reduce the capture power. In order to control scan-out power dissipated by test responses, we proposed a novel method that selects some flip-flops in scan chains at logic design phase, and fills the selected flip-flops with proper values before starting scan-shift operation so as to reduce the switching activity associated with scan-out. The experimental results for ISCAS-89 and ITC-99 benchmark circuits show that significant scan-in power reduction rate (the original rate of 50% is reduced to 7~8%) and capture power reduction rate (the original rate of 20% is reduced to 6~7%) were derived. With the scan-out controlling method, the scan-out power can be reduced from 17.2% to 8.4%, which could not be achieved by the conventional methods. Moreover, in order to control the test power to the specified rate to accommodate the various test power requirements. A scan-shift power controlling scheme was also discussed. It showed the capability of controlling any scan-shift toggle rate between 6.7% and 50%.

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE  

In this paper we propose a novel method to reduce power consumption during scan testing caused by test responses at scan-out operation for logic BIST. The proposed method overwrites some flip-flops (FFs) values before starting scan-shift so as to reduce the switching activity at scan-out operation. In order to relax the fault coverage loss caused by filling new FF values before observing the capture values at the FFs, the method employs multi-cycle scan test with partial observation. For deriving larger scan-out power reduction with less fault coverage loss and preventing hardware overhead increase, the FFs to be filled are selected in a predetermined ratio. For overwriting values, we prepare three value filling methods so as to achieve larger scan-out power reduction. Experiment for ITC99 benchmark circuits shows the effectiveness of the methods. Nearly 51% reduction of scan-out power and 57% reduction of peak scanout power are achieved with little fault coverage loss for 20% FFs selection, while hardware overhead is little that only 0.05%. Copyright © 2013 The Institute of Electronics, Information and Communication Engineers.

DOI： 10.1587/transinf.E96.D.2012

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その他リンク： http://dblp.uni-trier.de/db/journals/ieicet/ieicet96d.html#journals/ieicet/WangSKM13

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE Computer Society  

High test power in logic BIST is a serious problem not only for production test, but also for board test, system debug or field test. Many low power BIST approaches that focus on scan-shift power or capture power have been proposed. However, it is known that a half of scan-shift power is compensated by test responses, which is difficult to control in those approaches. This paper proposes a novel approach that directly reduces scan-out power by modifying some flip-flops' values in scan chains at the last capture. Experimental results show that the proposed method reduces scan-out power up to 30% with little loss of test coverage. © 2012 IEEE.

DOI： 10.1109/ATS.2012.50

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その他リンク： http://doi.ieeecomputersociety.org/10.1109/ATS.2012.50

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE Computer Society  

Low-power test technology has been investigated deeply to achieve an accurate and efficient testing. Although many sophisticated methods are proposed for scan-test, there are not so many for logic BIST because of its uncontrollable randomness. However, logic BIST currently becomes vital for system debug or field test. This paper proposes a novel low power BIST technology that reduces shift-power by eliminating the specified high-frequency parts of vectors and also reduces capture power. The authors show that the proposed technology not only reduces test power but also keeps test coverage with little loss. © 2012 IEEE.

DOI： 10.1109/ATS.2012.27

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その他リンク： http://doi.ieeecomputersociety.org/10.1109/ATS.2012.27

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）  

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE Computer Society  

Segmented testing, in which a set of test patterns are partitioned into several segments, has been shown to be applicable for on-line testing as it can shorten the mean time to fault detection. One problem that exists for segmented testing is how to partition the set of tests so that the detection latency can be minimized. In this paper, we first propose a method to compute a lower bound of detection latency. Then we present a genetic algorithm (GA) based procedure to partition a given test set into several test segments aiming to reduce the detection latency. Experimental results on ISCAS'89 benchmark circuits demonstrate that the proposed approach can effectively reduce detection latency. © 2011 IEEE.

DOI： 10.1109/DSNW.2011.5958841

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その他リンク： http://doi.ieeecomputersociety.org/10.1109/DSNW.2011.5958841

掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：速報，短報，研究ノート等（学術雑誌）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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担当区分：責任著者   記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）   出版者・発行元：一般社団法人エレクトロニクス実装学会  

次世代のIoTエッジデバイス向けのメモリベース論理再構成デバイスMRLD(Memory-based Reconfigurable Logic Device）では，IoTシステムとしての高信頼性を保証するために，運用中に劣化状態を早期に検知・報告する劣化障害予告技術が求められる．本研究では，MRLDデバイスの構成要素であるLUTでの経年劣化による遅延を計測するために，MRLDデバイスの構造に適した遅延計測論理回路用リングオシレータを設計し，その実装方法を提案する。さらに，論理シュミレーションによって提案法の有効性を評価する。

DOI： 10.11486/ejisso.34.0_4c1-02

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担当区分：責任著者   記述言語：日本語   掲載種別：速報，短報，研究ノート等（学術雑誌）  

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記述言語：日本語   出版者・発行元：電子情報通信学会  

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記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）   出版者・発行元：電子情報通信学会  

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記述言語：日本語   出版者・発行元：電子情報通信学会  

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スキャンベースの論理 BIST では，テスト時の過大な消費電力が問題となっている．適切なテスト時消費電力は回路毎に異なり，電力を下げ過ぎてもテスト品質の低下やパターン数増加によるテストコスト増加の問題を生じさせる．本研究では，論理 BIST のテストパターンに使われる疑似ランダムパターンに対して，スキャンイン時のトグル率が指定した目標値になるようパターンを変更し，テスト時の電力を制御する手法を提案する．目標トグル率を実現するテストパターンが多く存在する中で，本手法は故障検出率が高くなるようなパターンに変更する．実験では，目標トグル率に対する故障検出率評価や TEG チップの測定結果により，提案手法の有効性を示す．
High power dissipation during scan-based logic BIST is a crucial problem that can lead to over-testing or chip damage. Although low power technology is strongly required, controlling the test power of a circuit to an appropriate level in logic BIST is difficult. This paper proposes a novel power-controlling method to control the toggle rate in scan shift operation to an specified level by modifying pseudo random patterns generated by a TPG (Test Pattern Generator) in logic BIST. Different from previous methods, the proposed method is able to maintain high fault coverage without test time increase. Simulation-based experiments clearly demonstrate that the proposed method can control toggle rate during scan-in operation and evaluations on TEG chips show its impact on circuit delay.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

テスト時の過剰のIRドロップ(瞬時電圧降下)による抵抗性オープン故障診断の結果が誤診断となる問題がある。本稿では、既存の抵抗性オープン故障の検出パターンからIRドロップの低い診断用パターンを選択する手法を提案する.提案手法は,抵抗性オープン故障の最長活性化経路と励起条件を維持しながらドントケア抽出を行い,ドントケア埋め込みによって診断用パターンを求める.効果的なIRドロップ低減を実現するため,焼きなまし最適化アルゴリズムをベースにしたドントケア埋め込み手法を提案する.実験結果より、提案手法によってIRドロップが低減できることを示す。

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

スキャンベーステストのキャプチャ時の瞬間的な電流による電圧降下は,テスト対象パスの遅延増加等をもたらし,テスト精度低下の要因となっている.マルチサイクルテストはキャプチャ動作の繰り返しにより電圧降下を低減する手法である.本研究では,マルチサイクルテストによるキャプチャ時の信号値変化量低減が実際の電圧降下の低減にどう影響するかを,低電力BIST手法を実装したTEGチップの電源電圧測定結果により示す.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

論理BISTにおけるテスト時の電力消費低減が課題である.スキャン入力時の電力やキャプチャ時の電力は様々な制御手法が提案されているが,キャプチャパターンのスキャン出力時の電力制御は必ずしも容易ではなくこれまでの研究も多くない.本研究ではマルチサイクルBISTを活用したスキャン出力時の電力低減手法を提案する.スキャン出力時に一部のFF(Flip-Flop)の値を書き換えることにより,故障検出率の低下を押さえながら,スキャン出力時の電力を低減できることを示す.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

論理BISTのテスト時電力は通常のスキャンテストよりも高く電力低減が必要であるが,発生パターンのランダム性から,その制御は必ずしも容易ではない.またテスト時電力は,スキャン入力パターンが引き起こす電力,キャプチャ時の電力,及びスキャン出力パターンが引き起こす電力と分類でき,各々そのメカニズムが異なる.提案手法はスキャンパターンの変形回路とテスト時の制御により,故障検出率の低下が殆どなく,大幅な電力低減が可能であることを示す.

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開催年月日： 2020年9月

記述言語：日本語   会議種別：公開講演，セミナー，チュートリアル，講習，講義等  

新型コロナウィルスの蔓延により，大学講義に対してオンライン教育を取り入れる機会が増えている．本企画セッションでは，従来オンライン教育にあまり適さないと考えられてきた PBL などをはじめとする実践教育やプログラミング教育に対して，オンライン化を実施した事例を，「文部科学省 成長分野を支える情報技術人材の育成拠点の形成（enPiT）」で実際に講義を構築している実務担当の教員，担当者を中心に紹介する．そして，会場の参加者とともに，実践教育やプログラミング教育をオンライン化する場合にどうあるべきか，達成可能な部分／不可能な部分はどこかを議論する．

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記述言語：日本語   会議種別：口頭発表（一般）  

添付ファイル： 2022boundary_scan.pdf

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記述言語：日本語   会議種別：口頭発表（一般）  

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